Сб ноя 21, 2015 19:38:04
Сб ноя 21, 2015 22:01:23
Сб ноя 21, 2015 22:46:47
Испуганные глаза писал(а):в Xilinx ISE я нашёл от силы 16-разрядные регистры сдвига. Возникает вопрос - можно ли слепить из нескольких подобных один 64->1, сливающий шину воедино? Или модифицировать существующий (если его исходный код можно увидеть - я пока не докопался до него, но, по идее, такая возможность должна быть)? Или что?
Вс ноя 22, 2015 15:00:13
Meteor писал(а):По поводу п 2. Если есть математика по которой считается новая матрица и нерезиновое число входов, задающих начальное значение с которого матрица считается ...
Meteor писал(а):По п.4, если решили работать с верилогом/вшдл, то выбросьте из головы готовые схемные реализации и делайте регистры нужной длины
Вт дек 29, 2015 15:01:18
Ср дек 30, 2015 14:52:01
initial // Regular clock
clk_in = 1'b0;
always
#2 clk_in = ~clk_in;
Чт дек 31, 2015 11:26:23
Испуганные глаза писал(а):Вопрос по программе "минимум" - можно ли в Verilog test fixture привязать "нулевое время" к наступлению какого-нибудь события? Т.е. отрицательного фронта сигнала "Поехали!", например.
Чт дек 31, 2015 13:18:27
Чт дек 31, 2015 13:28:39
А почему не делать импульс просто при состояни счетчика 0? Тогда он будет длиться целый такт. И еще, CB2CE вам даёт обалденно асинхронную схему. Поэтому и приходится вычислять все задержки до и после реализации. ПЛИС предполагают реализацию проекта, по возможности, максимально синхронно. Тогда нет такой проблемы как "иголочки".Испуганные глаза писал(а):Так как компаратор сбрасывет счётчик моментально и всё пропадает
Чт дек 31, 2015 17:52:42