Программируемая логика - это не так уж и сложно. Разберемся вместе.
Ответить

Проблемы с компиляцией простейшего кода на Verilog

Чт мар 30, 2017 09:40:15

Здравствуйте. Начал осваивать ПЛИС. Конкретно Altera MAX3000A
Написал для теста простенький код в Квартусе, в котором выходной пин имеет такое же состояние что и входной:
Код:
module sd
{
   input a,
   output b   
};

assign b = a;
endmodule


Итого Квартус ругается

Warning (335095): TimeQuest Timing Analyzer does not support the analysis of latches as synchronous elements for the currently selected device family.
Нашел, что проблема решается настройкой в окне Simulation Tool во вкладке Processing. Не знаю как в других версиях, но в Квартусе 13-м ничего подобного в данной вкладке нет.
Ответить