Программируемая логика - это не так уж и сложно. Разберемся вместе.
Ответить

Verilog input wire/reg - есть ли разница?

Пт янв 12, 2018 10:53:16

Здравствуйте, коллеги!

Немного предыстории под спойлером.



Вопрос такой: есть ли разница между таким кодом

Код:
module test(input wire A,input wire B)
begin

reg r_A;

assign r_A = A;

...

endmodule


и таким:

Код:
module test(input reg r_A,input reg r_B)
begin

...

endmodule


Или первое - то же самое, что и второе, только расписанное подробнее, как always @ * и assign?

Re: Verilog input wire/reg - есть ли разница?

Пт янв 12, 2018 12:48:54

Не специалист (моргал диодами), но вроде wire - это как соединение с чем то, не хранит значение, а reg - как передача переменной, хранит значение.

Re: Verilog input wire/reg - есть ли разница?

Пт янв 12, 2018 12:50:59

Это-то да. :)

Вот меня и интересует, есть ли разница, объявить вход как wire и подключить его к регистру, или сразу объявить вход как регистр. :)

UPD:

В общем, я нашел ответ на свой вопрос. :) Разницы нет. Просто сокращенная запись.

Re: Verilog input wire/reg - есть ли разница?

Пт фев 02, 2018 08:02:35

reg r_A;
assign r_A = A;

по идее это вообще идейно неверно и на асигн компилятор ругаться должен... В прочем как и объявление входного порта в качестве регистра.
Ответить