Здесь можно немножко помяукать :)
Пт янв 12, 2018 10:53:16
module test(input wire A,input wire B)beginreg r_A;assign r_A = A;...endmodule
module test(input reg r_A,input reg r_B)begin...endmodule
Пт янв 12, 2018 12:48:54
Пт янв 12, 2018 12:50:59
Пт фев 02, 2018 08:02:35
Powered by phpBB © phpBB Group.
phpBB Mobile / SEO by Artodia.