Программируемая логика - это не так уж и сложно. Разберемся вместе.
Ответить

Verilog. Если есть у кого-нибудь идеи хотя бы с чего начать?

Вс ноя 25, 2018 12:05:39

Котяточки, разбирающиеся в Verilog, всем привет! Очень-очень нужна ваша помощь :cry:
Мне нужно разработать устройство с быстродействующей буферной памятью, которая формирует непрерывный поток цифровых данных в канал связи и содержит два блока памяти 512x8. буфер должен работать так что, пока в первый блок пишутся данные, параллельно во втором блоке данные считываются и по окончании этих операция происходит переключение блоков, т.е. во второй теперь данные записываются, а из первого параллельно считываются. И параллельно со считывание такой буфер обеспечивает запись данных со стороны внешнего источника. так же еще сказано, что данные в каждом из блоков должны читаться подряд начиная с последнего адеса вниз до 0 (Это как я понимаю буфер LIFO). И запись данных в каждый блок памяти ведется последовательно с адреса пришедшего по некоторой шине (А) по последний, оба блока подключен к двум шинам данных, т.е. по одной шине поступают данные со стороны вн.источника на запись в буфер, по другой шине выходные данные поступают на канал связи.
Если есть у кого-нибудь идеи хотя бы с чего начать, помогите пожалуйста))) :oops:

Re: Verilog. Если есть у кого-нибудь идеи хотя бы с чего нач

Пн ноя 26, 2018 06:29:09

Привет!
Для начала нужно нарисовать структурную/функциональную схему как Вы это себе представляете.
Затем разбить задание на более мелкие подзадачи, например:
1) Контроллер записи в память.
2) LIFO.
3) Схема управления блоками памяти.
4) И т.д.

verilog

Пн дек 10, 2018 21:24:34

Котятки, посоветуйте, может у кого-то есть идеи по решению данной задачи: Надо было разработать буферную память включающую два блока памяти 512х8 бит., т.е. есть строчки reg [7:0]Memory1[511:0]; reg [7:0]Memory2[511:0]; и далее такое задание предусмотреть режим считывания по 16 бит. Как можно от 8 перейти к 16? Заменить в тех двух строчках 7 на 16 не прокатит(. Если есть у кого идеи, напишите плизики :kiss:

Re: Verilog. Если есть у кого-нибудь идеи хотя бы с чего нач

Вт дек 11, 2018 06:23:11

1. Если считать из Memory1 и Memory2 по 8 бит за один такт (итого 16 бит), то например, данные из Memory1 пишуться в младшие разряды шины "[15:0] bus", тоесть в bus[7:0], а данные из Memory2 пишутся в старшие разряды bus[15:8].
2. Если считывать 16 байт надо из только одного массива, например Memory1, то просто сделать выходной порт в 15 разрядов, а кол-во бит на выходе задавать по определенному условию.
Ответить