Программируемая логика - это не так уж и сложно. Разберемся вместе.
Чт мар 11, 2010 15:43:43
А как насчет Core-Generator??? Он вроде должен генерировать синус???
D:\Xilinx\10.1\ISE\bin\nt\wincoregen.exe
File->New Project, назвал проект SIN, далее вылезает окно с запрашиваемыми параметрами. На вкладке Part (типа Family, Device, Package, Speed Grade) ну я их заполняю соответственно: Spartan2, xc2s100, tq144, -6. А зачем нужны еще 2 вкладки: Generation и Advanced?
Далее вылезает окно Sine-Cosine Look-Up Table, в самой первой вкладке есть параметры Output Width и Theta Input Widhth и еще поле Memory ROM - это все зачем? И как мне посмотреть что эта кривая в итоге действительно синус?
Всем заранее спасибо!
Чт мар 11, 2010 18:09:48
Нашел про меандр
Spartan3E писал(а):Сопрот по сигналу после емкость на землю. Вот вам и синус из меандра.
Spartan3E сбил меня с толку.
uldemir писал(а):В ISE тулбаре жмете кнопочку в виде лампочки или Edit -> Language templates можно найти примеры для многих компонентов. Вот ROM
- Код:
...................................
Это оно?
Там просто заполнено по возрастающей: 1, 2, 3, 4...16.
Nobodevi4 , к сожалению в ближайшее время не могу посмотреть, сейчас Xilinx удалил за ненадобностью, а то на винте места нет.
Чт мар 11, 2010 21:14:10
Андрюшка писал(а):Нашел про меандр
Spartan3E писал(а):Сопрот по сигналу после емкость на землю. Вот вам и синус из меандра.
Spartan3E сбил меня с толку.
uldemir писал(а):В ISE тулбаре жмете кнопочку в виде лампочки или Edit -> Language templates можно найти примеры для многих компонентов. Вот ROM
- Код:
...................................
Это оно?
Там просто заполнено по возрастающей: 1, 2, 3, 4...16.
Nobodevi4 , к сожалению в ближайшее время не могу посмотреть, сейчас Xilinx удалил за ненадобностью, а то на винте места нет.
Был вопрос -
"Народ, кто-нибудб знает, как сделать обыкновенный синус в ISE WebPack 10.1 на Spartan2 и XC2S100???"
Я предложил самый простой вариант с использованием одной ноги плиски
. Понятно, что синус не идеальный будет, но речь воспроизводится прекрасно. Для "красивого" синуса, как впрочем и для любой другой заданной формы сигнала, само собой - ЦАП лепить. Для синуса можно обойтись и без табличного метода. А проще всего пилу делать.
Чт мар 11, 2010 22:27:39
Пилу то да, просто счетчиком считать в "+", потом в "-".
Пт мар 12, 2010 06:22:14
Андрюшка писал(а):Пилу то да, просто счетчиком считать в "+", потом в "-".
Пила делается кольцевым счетчиком в + потом в максимуме 0 и по кругу.
Пт мар 12, 2010 14:27:54
ок, спс за примеры, а могу я сделать синус, используя, к примеру, обыкновенный счетчик и блок памяти?
Ну, то есть, на счетчик будет подаваться какой-нить меандр и адреса будут перебираться, а в память загнать уже готовую таблицу значений синуса????
То есть, данные у меня - это будет функция, а адрес - это будет аргумент (угол).
???
Пт мар 12, 2010 16:40:00
Ну так, собственно, так и делают, когда применяют внешний ЦАП. Должен же кто-то выдавать "цифру" на выходы ПЛИС, и проще всего её формировать в блоке памяти, адрес для которого формировать с помощью счётчика.
Сб мар 13, 2010 12:33:24
Spartan3E писал(а):Андрюшка писал(а):Пилу то да, просто счетчиком считать в "+", потом в "-".
Пила делается кольцевым счетчиком в + потом в максимуме 0 и по кругу.
Я не то написал, имел ввиду не пилу, а /\/\/\/\/\/
Nobodevi4, его по идее можно на лету рассчитывать, но я сейчас не представляю как.
Вт мар 16, 2010 21:41:07
эээ.....а если у меня уже есть верилоговский файл тестбенча и проекта, как мне правильно все это дело ссимулировать...не могу разобраться....Симулирую в ModelSime...
Пт мар 19, 2010 16:15:16
имелось в виду шимом делать синус, скважность можно вытаскивать как из таблицы синуса, так и по разностному уравнению с правильным округлением
Сб мар 20, 2010 16:44:01
Nobodevi4 писал(а):эээ.....а если у меня уже есть верилоговский файл тестбенча и проекта, как мне правильно все это дело ссимулировать...не могу разобраться....Симулирую в ModelSime...
Вот почитай.
http://electronix.ru/forum/index.php?ac ... st&id=1293
Сб янв 22, 2011 22:22:47
Я выучил на VHDL еще одно слово! Generic зовется. короче, я хочу повторно использовать модули, и для этого мне им надо передать параметр. Но, топовый уровень у меня - schematic. где мне прописать свой generic_map, чтобы это передалось всем подчиненным модулям?
Вс янв 23, 2011 09:51:27
Ulemir, что мешает делать верхний уровень проекта на VHDL (через компоненты к примеру)? Ведь, на мой взгляд, плюсов больше чем минусов:
Во-первых все одном стиле (только описание);
во вторых возможность проверки всего проекта в моделсим. Насколько знаю, схематику моделсим не отрабатывает.
Всегда работал с квартусом, в нем есть возможность отрисовки RTL схемы синтезированного устройства.
Ниже пример кода
- Код:
--Описание компонентов
COMPONENT Timer_control
PORT(
s1,s4,clr,wrr,wrt,clrr,clrt,ouen:in std_logic;
sl:in std_logic_vector(2 downto 0);
ovfst:out std_logic;
RT:out std_logic_vector(7 downto 0);
Tbus:inout std_logic_vector(31 downto 0)
);
END COMPONENT;
..............
--соединение компонентов
TMC:Timer_control
PORT MAP(
s1=>s_stf(1),
s4=>s_stf(4),
clr=>s_gclr,
wrr=>WRR,
wrt=>WRT,
clrr=>CLRR,
clrt=>CLRT,
ouen=>slouen,
sl=>SLTM,
ovfst=>s_ovfts,
RT=>S_RT,
Tbus=>S_TBUS
);
Результат синтеза
- Вложения
-
- RTL_Viewer.JPG
- Схематика синтеза описания аппаратуры
- (50.35 KiB) Скачиваний: 1720
Вс янв 23, 2011 10:29:17
Не переубедите, это я уже пробовал. мне такая картинка нагляднее:
http://haos.homeip.net/NixieClock3/CoolNixieClock_cpld.PNGВот каждый модуль внутри удобнее написать на VHDL. А если мне эту картинку писать на VHDL то мне придется именовать цепь соединяющую два пина между manual и, скажем, cnt_hour. А оно мне надо? Я именую только значимые для меня цепи
Вот потому и стоит вопрос, где это можно указать? в пропертях объекта? может в файле констрайнтов?
p.s. Нашел в synthesis properties строчку Generics, Parameters. Только плевать оно хотело. пишу output_type:integer:=1 - а все равно генерится с дефаултным значением output_type=>0
Пн ноя 19, 2012 10:39:07
Всем привет, подскажите пожалуйста книгу где расписано как создавать поведенческую модель( на VHDL) на xilinx , интересует именно книги где рассказывается поэтапно кк создавать и компилировать, все книги которые скачиваю именно про сам язык и архитектуру xilinx
Пн ноя 19, 2012 11:05:21
viewtopic.php?p=1042615#p1042615Еще воспользуйтесь поиском VHDL книж*, VHDL книг*, VHDL XILINX
Чт июл 10, 2014 16:29:11
Доброго времени суток!
А есть у Xilinx внутрисхемный отладчик типа Альтеровского SignalTap? Или альтернатива какая? Как называется?
Спасибо.
Сб июл 12, 2014 14:02:35
kaknaxtak писал(а):А есть у Xilinx внутрисхемный отладчик типа Альтеровского SignalTap? Или альтернатива какая? Как называется?
Имя ему Chipscope если не ошибаюсь.
Вс фев 08, 2015 20:02:26
Здравствуйте! Кто нибудь знает, как в симуляторе Xilinx ISE управлять входами – устанавливать лог. 0/1 или таймер?
- Вложения
-
- 1.JPG
- (27.88 KiB) Скачиваний: 1038
Вс фев 08, 2015 20:48:07
Какой версии? после девятой только писать testbench на vhdl.
Powered by phpBB © phpBB Group.
phpBB Mobile / SEO by Artodia.