Темы
Cyclone IV:Прошивка отладочной платы не разведенной под это.
1 Ср ноя 15, 2017 20:25:12
Прошить MAX II не устанавливая Квартус.
3 Пт ноя 03, 2017 16:41:50
67 Ср ноя 01, 2017 13:03:41
3 Вт окт 03, 2017 10:59:05
Проблема из-за смены источника входного сигнала
3 Чт сен 28, 2017 23:16:56
0 Пн сен 18, 2017 11:40:01
2 Вт сен 12, 2017 23:27:50
Как перестать использовать защелки?
1 Сб сен 09, 2017 08:39:41
модуль видеокарты для микроконтроллера (версия 2)
3 Ср сен 06, 2017 07:58:16
Перестала прошиваться Xilinx XC95108 pq160
2 Вт авг 29, 2017 17:24:02
17 Вс авг 20, 2017 06:10:04
1 Ср авг 09, 2017 16:15:53
Проблема с адаптивной линией задержки на EPM240
2 Вт авг 08, 2017 20:08:22
1 Вс июл 23, 2017 02:29:11
ATF20v8 посоветуйте чем программировать.
2 Сб июл 15, 2017 18:51:24
2 Сб июл 15, 2017 18:25:49
1 Сб июл 15, 2017 16:44:48
Прилинковка кода к прошивке для NIOS II
1 Сб июл 15, 2017 16:35:19
5 Чт июл 13, 2017 13:48:22
Signal Tap и длительные сигналы
0 Чт июл 06, 2017 13:41:33
ПЛИС от программатора ChipProg+ (LPT)
17 Пт июн 30, 2017 16:03:42
6 Пт июн 30, 2017 14:16:29
Передача данных с буферной памяти ПЛИС на МК
4 Ср май 31, 2017 04:15:07
1 Сб май 27, 2017 20:19:58
Изготовление платы\макетки для Xilinx Virtex - 4?
2 Ср май 24, 2017 01:20:18
6 Сб май 20, 2017 12:30:23
Как посчитать число единиц кода
2 Вс май 14, 2017 20:13:44
1 Чт апр 27, 2017 23:04:14
6 Вт апр 18, 2017 01:24:32
1 Вт апр 18, 2017 00:57:38
Проблемы с компиляцией простейшего кода на Verilog
0 Чт мар 30, 2017 09:40:15
1 Ср мар 29, 2017 22:37:00
LVDS для USB 2.0 или возможно ли реализовать USB 2.0 в ПЛИС
4 Ср мар 29, 2017 22:32:19
2 Пн мар 27, 2017 21:40:41
Кто-нибудь имел дело с микроновской серией 1556
0 Чт мар 09, 2017 09:20:47
1 Чт мар 09, 2017 07:42:28
[LED-диод] Мигание диода.Первая моя программа в Quartus 2.
0 Ср мар 08, 2017 10:18:11
5 Пт мар 03, 2017 13:26:55
Проблема с генерацией прошивки в XILINX ISE 14.7
1 Пт фев 24, 2017 16:06:38
Китайский Xilinx USB Cable на Cypress+XC2C256 - нужна флеш
1 Пн фев 20, 2017 11:26:36
2 Пн фев 20, 2017 08:54:02
Quartus - Verilog - как задать способ синтеза RAM?
1 Чт фев 09, 2017 09:46:22
Verilog. Как это культурно пишется?
0 Пн фев 06, 2017 09:57:05
Как получили контрольную сумму CRC-8 ?
2 Пн фев 06, 2017 00:34:43
разница между программаторами..
8 Вс фев 05, 2017 21:24:42
Как прочитать память Altera ECP1441
0 Пн янв 23, 2017 11:47:03
2 Вс янв 22, 2017 23:29:46
BM8023 - Запоминающий USB логический анализатор
15 Пн янв 09, 2017 10:49:11
Как переделать проект под мою плис?
3 Сб дек 24, 2016 17:03:54
2 Пт дек 02, 2016 16:38:53