Всем доброго времени суток!
Я студентка, недавно начала изучать verilog и quartus, так что извините за простой вопрос.
Имеется разрядно-модульное РАЛУ:
В verilog-описании используются следующие переменные:
• clk - тактовый сигнал;
• reset - сигнал сброса регистров схемы в нулевое состояние;
• DataIn, R - шины от ВУ и к ВУ;
• S, M - управляющее слово и модификатор;
• A - сигнал управления мультиплексором;
• v - сигнал управления режимами чтения/записи регистров A и B;
• wr - сигнал управления режимами чтения/записи блока РОН;
• adr - 3-разрядная шина адреса блока РОН, т.е. блок содержит во-
семь 4-разрядных регистров;
• ISL, ISR - значение бита, подаваемого на вход второго регистра
при сдвиге влево и вправо соответственно;
• OSL, OSR - значение бита, снимаемого с выхода второго регистра
при сдвиге влево и вправо соответственно;
• P4 - выходной бит переноса.
Имеется результат моделирования работы РАЛУ (учебный пример, не я делала):
Описание к учебному примеру:
В данном примере последовательно производится запись в блок РОН
чисел 4, 6, 3, 2 по адресам 0, 1, 2, 3 соответственно. Далее выполняются
операции сложения содержимого блока РОН с адресами 0, 2 и 1, 3. Ре-
зультаты записываются в блок РОН по адресам 0 и 1.
Вопрос:
1) Что такое v[3] на схеме? (в учебном примере - результате моделирования)Из схемы РАЛУ понимается, что v0 предназначены для управления режимами чтения/записи регистра А
v1 и v2 используются в паре для выбора режима работы регистра B.
А за что отвечает v3?
2) Что именно соответствует блоку РОН в результате моделирования работы РАЛУ на схеме?В описании verilog я думаю добавить следующее(относительно РОН):
- Код:
reg [7:0] RON [0:4];
always @ (posedge clk)
begin
if (wr) RON[adr] <= DataIn;
else R <= RON[adr];
end
но в результате моделирования не вижу ничего, что соотвествовало бы RON
Спасибо заранее!