вопрос по верилогу

[pirotehnick]

Есть регистр из 60 бит, шина на 60 линий, и один регистр (1 бит)
Как на верилоге записать компактно вот это

Код:

reg [59:0] data_buf;
reg clk_30hz;
wire [59:0] wire_buf ;

assign wire_buf[0]  = data_buf[0] & clk_30hz;
assign wire_buf[1]  = data_buf[1] & clk_30hz;

.......
assign wire_buf[n]  = data_buf[n] & clk_30hz;


а не писать для каждой линии отдельно.

[Meteor]

Не верю в то, что верилог настолько неуклюж. Думаю вполне возможен вариант
Assign wire_buf[59:0]=data_buf[59:0].
Все что остаётся - поместить под алвейс запись в регистр

[pirotehnick]

Ага, такое есть "wire_buf[59:0]=data_buf[59:0]"
а "& clk_30hz" он ко всем битам применит?

[Meteor]

Если делается привязка(тактирование) от этой частоты, то да.
Можно иначе сделать (скорее даже правильнее):
1) на высокой тактовой частоте заводим в сдвиговый регистр сигнал низкочастотного такта (30 Гц)
2) делаем детектор фронта (переднего или заднего, кому как нравится). На выходе получаем вместо длинного импульса короткий, длительностью в один такт.
3) при появлении сигнала с детектора фронта, производим защелкивание регистров.

[TommyVersace]

Все делается очень просто.

Вот вам код с последовательной логикой:

Код:

always @(posedge clk or negedge reset)
     begin
          if (!reset) data_buf <= 'h0;
          else data_buf <= wire_buf;
     end


Список чувствительности настроете под себя, разрядность регистра и шины тоже.

Либо комбинационно с (*).

[FPGAlover]

Томми, Ваш код делает совсем не то о чем спрашивалось
не могу представить зачем Вам понадобился ТАКОЙ функционал, но технически это можно сделать так:
assign wire_buf = data_buf & {60{clk_30hz}};
или так
assign wire_buf = clk_30hz? data_buf : 60'b0;

ну, а если синхронно делать, то
reg [59:0] wire_buf ;
always @(posedge fastCLK)
if (clk_30hz)
wire_buf <= data_buf ;
else
wire_buf <= 60'b0;

Ы))

[TommyVersace]

FPGAlover писал(а):

Томми, Ваш код делает совсем не то о чем спрашивалось
не могу представить зачем Вам понадобился ТАКОЙ функционал, но технически это можно сделать так:
assign wire_buf = data_buf & {60{clk_30hz}};
или так
assign wire_buf = clk_30hz? data_buf : 60'b0;

ну, а если синхронно делать, то
reg [59:0] wire_buf ;
always @(posedge fastCLK)
if (clk_30hz)
wire_buf <= data_buf ;
else
wire_buf <= 60'b0;

Ы))

1. Код делат как раз то, что нужно автору поста: переписывает значения с шины в регистр.
2. Если код делает "не то", то поясните конкретнее где Вы видите несоответствие.
3.
3.1 Ваш assign по posedge clk пишет данные в регистр, а по negedge этот регистр сбрасывает. Во первых это не то, что интересовало автора, а во вторых эта конструкция не будет работать на частотах выше 100 MHz (примерно).
3.2 Ваша "синхронная" логика вообще работать не будет т.к. имеет место две разные частоты и без пересехронизации эта конструкция обречена на провал. В дополнении "fastCLK" может быть в 5-10 раз и т.д. быстрее clk_30hz, и информации за один такт может быть перезаписана кучу раз (при наличии пересинхронизатора частот), что ведет за собой некорректную запись/работу устройства.

[FPGAlover]

автор просил сделать это для всех 60 бит:
assign wire_buf[0] = data_buf[0] & clk_30hz;

wire_buf это не регистр! а провод. а эта конструкция не что иное как обычная НЕ ТАКТИРУЕМАЯ логическая функция.
А clk_30hzв этом контексте не частота, а скорее сигнал enable

Ваш код действительно по клоку защелкивает сигнал, но в поставленной задаче требуется не это!

Последняя конструкция очень даже имеет место быть и именно с таким функционалом.
если на сигнале "написано", что он clk_30hz это не значит, что им можно только тактировать.

[TommyVersace]

FPGAlover писал(а):

автор просил сделать это для всех 60 бит:
assign wire_buf[0] = data_buf[0] & clk_30hz;

wire_buf это не регистр! а провод. а эта конструкция не что иное как обычная НЕ ТАКТИРУЕМАЯ логическая функция.
А clk_30hzв этом контексте не частота, а скорее сигнал enable

Ваш код действительно по клоку защелкивает сигнал, но в поставленной задаче требуется не это!

Последняя конструкция очень даже имеет место быть и именно с таким функционалом.
если на сигнале "написано", что он clk_30hz это не значит, что им можно только тактировать.

1. Нет такого понятия "не тактируемая". Логика бывает последовательная и комбинационная.
2. enable это enable, clk - всегда тактовая частота.
3. Мой код не защелкивает по клоку, а переписывает данные, это принципиально разные вещи.
4. Из Вашего "последовательного" кода я делаю вывод что Вы никогда не имели дела со схемой в которой используется несколько тактовых доменов.
5. Рекомендую Вам использовать такие обозначения сигналов, чтобы и Вам и человеку, который в последствии может работать с Вашим кодом, было интуитивно понятно что из себя представляет/какую функцию должен выполнять сигнал. Иначе, имея дело с большим проектом и с большим количеством сигналов 99% возникнет путаница.

[FPGAlover]

вопрос: RS триггер тактируется?
так вот это и есть нетактируемая логика,
а именно:

wire q,q1;
assign q2 = ~(r&q1);
assign q1 = ~(s&q2);
конечно можно сделать конструкцию и по фронтам и по дополнительному клоку.

Далее: код автора:
assign wire_buf[0] = data_buf[0] & clk_30hz;
Ваш код:
data_buf <= wire_buf;
как минимум приемник с источником поменян. А наоборот не поставить: ибо wire_buf это провод, а провода могут помнить, только если их намотать на ферритовое кольцо и то не долго.
конкретно этот код "wire_buf[0] = data_buf[0] & clk_30hz" генерит только 1 логический элемент "И" и ничего больше.

enable это enable, clk - всегда тактовая частота

с какого это перепугу?

Мой код не защелкивает по клоку, а переписывает данные, это принципиально разные вещи.

always @(posedge clk or negedge reset)
begin
if (!reset) data_buf <= 'h0;
else data_buf <= wire_buf;
end
[/quote]
Если это не защелкивание по posedge clk, то что же еще??? Если мне не верите, то сгенерите проект и посмотрите результаты синтеза.
дальше:

Ваш assign по posedge clk пишет данные в регистр, а по negedge этот регистр сбрасывает. Во первых это не то, что интересовало автора, а во вторых эта конструкция не будет работать на частотах выше 100 MHz (примерно).

какой еще negedge ???? Какие 100MHz ??? какой assign по posedge clk ???????? что это за бред??? откуда это взялось????
Конструкция пишет в регистр каждый posedge fastCLK то ли состояние регистра data_buf, то ли 0 в зависимости от состояния линии clk_30hz на текущий момент.

Из Вашего "последовательного" кода я делаю вывод что Вы никогда не имели дела со схемой в которой используется несколько тактовых доменов.

совершенно напрасно - писал, большие и на 3х клоках, и как ни странно - рабочие . если Вы читали вопрос автора(а он как ни странно относился к синтаксису языка) я дал полный и развернутый ответ

не могу представить зачем Вам понадобился ТАКОЙ функционал, но технически это можно сделать так:

И наконец на счет пункта 5.- я использовал обозначения предложенные автором.


Кстати, неплохо бы было хотя бы прогнать проект(ы) автора, свои и мои через симуляцию прежде чем лезть в категоричную полемику.
и задачка по теме на закуску, так сказать для подтверждения квалификации: что делает этот код и где тут ПРИНЦИПИАЛЬНАЯ ошибка и в чем она выражается:
(сигнал rx тактируется другим доменом, а частота clk достаточная что бы отловить все изменения rx)
module NEdedector(
input clk, nreset,
input rx,
output reg detect,
input clear_result
);
reg tmp;
always @(posedge clk or negedge nreset) begin
tmp<=rx;
if (!nreset) detect<=1'b0;
else begin
if (~rx&tmp) detect<=1'b1;
end
end

[TommyVersace]

Изучайте цифровую схемотехнику. Вы не понимаете о чем пишите. В чем разница между Latch и Flip Flop?
Какие ферритовые кольца? О чем Вы говорите? При чем цифровая схемотехника и ферриты? Автору нужно переписать данные из регистра в шину, это делается путем простого присвоения, в дополнение я написал как присвоить в регистр из шины.
По поводу 100 MHz - Вам знакомы такие понятия как Tsetup и Thold?

[FPGAlover]

Какие ферритовые кольца?

это был сарказм, если Вы не поняли ))
Невозможно спорить с тем, кто путается в базовых понятиях языка.
Симулятор нас рассудит.
(точнее уже рассудил)
И если Вы уж до него доберетесь - заодно посмотрите результаты синтеза, и если Вы действительно при всем при этом разбираетесь в цифровой схемотехнике - то результат Вас немного удивит ))

[FPGAlover]

Замучился своими словами доказывать. лови пруф от квартуса:
module test(
input a,c,
output wire d,
output reg e
);
assign d = a & c;
always @(posedge c) e<=a;
endmodule



Если Вы продолжите утверждать что это одно и то же - убежусь, что Вы тролль, умеющий пользоваться гуглом, но не очень то вникающий в смысл.
Ибо 90% ваших комментов бьют в молоко. (либо ошибочны, либо мимо темы)

[TommyVersace]

Вы вообще о чем? Где я пишу что результатом синтеза указанных строчек на Verilig-е будет другой результат?
Это наверное к Вам применим термин "смотрю в книгу - вижу фигу".
В своих сообщениях я писал что логика бывает комбинационная и последовательная, что Вы и изобразили.
Вы не поняли главное, я говорил о том, как реализуется схема, которая его интересует.

[baghear]

Добрый день, подскажите пожалуйста, что значит точка перед параметрами?

Код:

srlatch sr0(
 .S(switch0),
 .R(btn0),
 .Q(led0)
 );


[TommyVersace]

baghear писал(а):

Добрый день, подскажите пожалуйста, что значит точка перед параметрами?

Код:

srlatch sr0(
 .S(switch0),
 .R(btn0),
 .Q(led0)
 );


Привет!
Это обращение к входным/выходным портам модуля.

[baghear]

Спасибо, а где про это можно почитать?
А если написать без этих точек?

[TommyVersace]

Прочитать можно в учебниках по Verilog- у.
Например: https://marsohod.org/11-blog/79-veriloglesson2

Если писать без точек, то компилятор выдаст ошибку. Это синтаксис языка, "хочу" или "не хочу" тут не прокатит.

[YS]

Оригинальный вопрос, наверное, уже неактуален, но, в принципе, множество однотипных конструкций можно создавать с помощью конструкции generate.