Quartus и Modelsim

Всем доброго времени суток

Заранее извиняюсь если такой вопрос был... искал, честно... не нашёл. Дело вот в чём: раньше работал с Xilinx'ой ISE и всё было пучком, но так вышло, что пришлось срочно перепрофелироваться на Альтеровский квартус. Проблема в том, что у ксилинкса всё было просто и ясно. Всё по порядочку, что бы сшить проект не надо создавать что то одно, потом к этому ещё что то там добавалять, потом это добавленное топлевлом делать, чё то там переименовывать... одним словом квартус сделан как то через я извиняюсь ж...пу (мнение субъективное, потому прошу никого не обижаться). Но главное, может кто нибудь объяснить следующее: когда мне надо было что то смоделировать в ISE я просто писал код, при этом ещё в самом начале создания проекта ISE меня спрашивала, где я буду моделировать, я её интегрировал с моделсимом, затем, даже не компелируя (это делал моделсим), писал файл входных воздействий, нажимал на кнопочку и воля - у меня загружался моделсим и сам всё мне показывал. Из у меня получилось запустить моделсим(причём токо альтеровский), только после предварительной компиляции в квартусе. При этом моделсим цеплял сам проект а не файл входных воздействий. При этом это всё получилось сделать лишь после того, как собсо провёл моделирование в самом квартусе. Читал мануалы, но там лишь бред какойто типо квартус может, квартус способен и дальше за доп. информацией ссылка на альтеровский сайт, где ещё куча подобных мануалов... вообще подустал уже, может кто объяснит?

Добро пожаловать в наш клуб :))

Советую почитать на electronix.ru Сам я забил и отлаживаю сразу в "железе" - просто нет времени с модельсимом разбираться.

одним словом квартус сделан как то через я извиняюсь ж...пу

Я вот точно так же думаю об ISE, потому как после прозрачного (для меня квартуса) это не среда - от отсредье какое-то.
Я пытался подгрузить моделсим. Но то ли руки у меня кривые, то ли я не такой лентяй, в общем я делаю проект в квартусе. (пишу на VHDL) После синтеза делаю тестбенч и копирую в папку для отладки моделсимом. Открываю Моделсим и загружаю проект.
Начет железа - проекты разные и чтото проще отладить в ПЛИС. Но есть правило - делать модели и я это правило соблюдаю. Особенно когда проект состоит из 7 и более подпроектов описанных на VHDL.

http://we.easyelectronics.ru/plis/quart ... bench.html
аж с картинками.
Как раз квартус с моделсимом дружит. А вот ксалинсы ЕМНИП отказались от моделсима и что то свое изобретают.
Мне на 99% хватает Icarus Verilog, но это только для верилоговских проектов. Времянок в нем нет, только функциональная симуляция. Зато быстро и удобно. В моделсиме по минимуму- только gate level в самом конце, когда уверенность в правильном функционировании уже есть и осталось только критичные времянки на ножках проверить.
Есть еще Veritak - он и времянки понимает, хоть из квартуса, хоть из айса. Но тоже только верилог и программка сия шароварная. Но месяц попользовать можно.

Meteor писал(а):Я вот точно так же думаю об ISE, потому как после прозрачного (для меня квартуса) это не среда - от отсредье какое-то.

Нда... ну я говорил, что это дело вкуса... У меня один знакомый всю жизнь в борланде писал, когда же его на вижуал пересесть заставили он неделю на весь этаж матерился)))

Meteor писал(а):Я пытался подгрузить моделсим. Но то ли руки у меня кривые, то ли я не такой лентяй, в общем я делаю проект в квартусе. (пишу на VHDL) После синтеза делаю тестбенч и копирую в папку для отладки моделсимом. Открываю Моделсим и загружаю проект.

Полазив по бескрайним просторам тырнета сделал вывод, что этот способ наиболее распространён... но как то мне это прям... прям не так... токо что ещё один мануал скачал, QuickStart так там буржуины предлагают такой же способ... вот ведь ёмаё... Спасибо за ответы, я всё же ещё чё нибудь поковырять попробую... если что может сюда прям и спишемся

coredumped писал(а):Добро пожаловать в наш клуб
Советую почитать на electronix.ru Сам я забил и отлаживаю сразу в "железе" - просто нет времени с модельсимом разбираться.

Как заметил Meteor всё от проекта зависит... если там интерфейсик какой несложный, так я сам старался мозг не парить залил посматрел... а вот если чё покруче, то по железке хрен определишь чё там где... причём косяк мелочный а так всёравно не поймёшь, а при моделировании всё видно.

kison писал(а):Как раз квартус с моделсимом дружит. А вот ксалинсы ЕМНИП отказались от моделсима и что то свое изобретают.

Я и не спорю что дружат... причём так дружат огого... аж заколебёшься(чтоб без выражений). Я в ISE одну кнопочку нажал и всё пучком, а тут вон любовь какая, пока въедешь сон потеряешь))) А вообще за ссылочку спасибо, я на этом сайте лазил но почему то не нашёл ничего, видать хорошо лазил :))

пытался по мануалам больше ориентироваться... увлёкся наверно)) ааа... не находил, но читать не стал, на картинки взглянул, решил не то, так и закрыл страничку... лень матушка :oops:

P.S. А по програмкам есть ещё а акЫв ХДЛ... она как я понял то же определённой популярностью пользуется, и походу её то же в квартус вмонтировать можно... но это уже совсем другая история...

Грендайзер писал(а):
kison писал(а):Как раз квартус с моделсимом дружит. А вот ксалинсы ЕМНИП отказались от моделсима и что то свое изобретают.

Я и не спорю что дружат... причём так дружат огого... аж заколебёшься(чтоб без выражений). Я в ISE одну кнопочку нажал и всё пучком, а тут вон любовь какая, пока въедешь сон потеряешь)))

Да и тут не сложнее. В любом случае надо сделать три действия - сгенерировать "рыбу" тестбенча, дописать его с нужной логикой тестирования и указать квартусу использовать именно этот тестбенч. Дальше 1 кнопка. В айсе ничего этого не нужно? Он сам напишет тестбенч? :))

Или - если у меня их 5 разных для разных проверок он телепатией узнает какой мне нужен в данный момент? Есть подозрение, что в айсе все ровно так же.

Просто вчера да и сейчас пока руки не дошли прочесть всё... на первый взгляд показалось что настроек больше... однако даже автор статьи пишет что толкового описания как же интегрировать эти программулины нигде нет... в аёсе же мне в самом начале проекта надо было лишь указать где буду моделировать... ну и дополнить "рыбу" тест бенча... кстати о рыбах, в айсе при создании текстового файла его шаблон создавался автоматически, а в квартусе такое можно сделать, или все на этапе создания проекта подгружают готовый файлик шаблона?

Делаю тестбенч без всяких морепродуктов рыб.
После написания кода, открываю новый файл. Копирую в него 2 раза подряд текст из основного файла.
В первой (верхней) части к имени проекта добавляю _test и удаляю входные сигналы.
От Architecture до объявления в "нижней копии" имени проекта все удаляю.
Заменяю Entity на component и описываю сигналы, добавляю PORT MAP и процессы.
Полученный файл сохраняю. (галочку "добавить в проект" убираю)
Все остальные корректировки - в моделсиме.

Грендайзер писал(а):Просто вчера да и сейчас пока руки не дошли прочесть всё... на первый взгляд показалось что настроек больше...

Больше если моделсим не альтера едишн. Тогда еще кучу всего прописывать надо, библиотеки компилировать и т.д. Теперь для айса так - они от моделсима отказались и видимо бесплатного под ксалинс больше не будет.

Грендайзер писал(а):кстати о рыбах, в айсе при создании текстового файла его шаблон создавался автоматически, а в квартусе такое можно сделать, или все на этапе создания проекта подгружают готовый файлик шаблона?

Готовый то откуда? Там порты топ модуля должны быть прописаны. processing->start->start testbench template writer. Только этот шаблон надо потом вручную найти. Он в каталог simulation/modelsim кладется. И расширение для тестбенча на верилоге нестандартное - vt. В общем имя_проекта.vt - так называется "рыба". Для VHDL наверно другое расширение будет. Я не пробовал. Проект на VHDL или верилоге? Для верилога лучше не в моделсиме, а в том же икарусе отладиться. Куда удобнее. Для VHDL увы - только моделсим.

kison писал(а):Теперь для айса так - они от моделсима отказались и видимо бесплатного под ксалинс больше не будет.

Последний айсе который пользовал был 12 дезайн сьюит и он отлично с моделсимом контачил. Что там сейчас сказать не могу.

kison писал(а):Готовый то откуда? Там порты топ модуля должны быть прописаны. processing->start->start testbench template writer. Только этот шаблон надо потом вручную найти. Он в каталог simulation/modelsim кладется. И расширение для тестбенча на верилоге нестандартное - vt. В общем имя_проекта.vt - так называется "рыба". Для VHDL наверно другое расширение будет. Я не пробовал. Проект на VHDL или верилоге? Для верилога лучше не в моделсиме, а в том же икарусе отладиться. Куда удобнее. Для VHDL увы - только моделсим.

Я имел в виду шаблон для проекта на VHDL. Лентяй я... не привык все библиотеки вручную прописывать, всякие там слова обозначающие перечисление портов, начало тела программы и пр., т.е. я имел в виду следующее:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity **** is
Port (
);
end clock;

architecture Behavioral of *** is

begin

end Behavioral;

я это и назвал рыбой... понимаю, что это пустяк, но привычка вторая натура... подобный шаблон имел в виду и для тестбенча. Естественно при создании тестбенча, айсе и порты топ левла сам прописывал... и портмапы создавал... фактически оставалась описать входные воздействия... ерунда конечно но время экономит... При этом кстати ряд входных/выходных портов можно задать ещё в самом начале создания проекта(такие порты в шаблоне уже были прописаны)

Meteor писал(а):Делаю тестбенч без всяких морепродуктов рыб.
После написания кода, открываю новый файл. Копирую в него 2 раза подряд текст из основного файла.
В первой (верхней) части к имени проекта добавляю _test и удаляю входные сигналы.
От Architecture до объявления в "нижней копии" имени проекта все удаляю.
Заменяю Entity на component и описываю сигналы, добавляю PORT MAP и процессы.
Полученный файл сохраняю. (галочку "добавить в проект" убираю)
Все остальные корректировки - в моделсиме.

Нуу... как бы это слегка помоиму затянуто... в айсе я с портами в тестбенче ковырялся, только если они не были битовыми (ну т.е. не std_logic(_vector) или bit(_vector)) и ничё никуда по 2 раза не копировал...

Грендайзер писал(а):Я имел в виду шаблон для проекта на VHDL. Лентяй я... не привык все библиотеки вручную прописывать, всякие там слова обозначающие перечисление портов, начало тела программы и пр., т.е. я имел в виду следующее..

Ну специально для того чтобы не сильно ленились в квартусе есть "подсказчик"

Но обычно поиск нужного фрагмента дольше чем написание его вручную (а может это я так быстро набираю..) :roll:

Вложения

quartus.JPG: (60.47 KiB) Скачиваний: 2968

Meteor писал(а):Ну специально для того чтобы не сильно ленились в квартусе есть "подсказчик"

ах вот он где... а я его искал, в айсе и активhdl'е эти подсказчики лампочкой обозначают, я искал искал... а тут не лампочка оказывается :)))

не шаблон конечно, но то же помогает... хотя согласен конечно, что некоторые вещи проще самому написать чем его там выискивать

Meteor, kison спасибо за помощь

Грендайзер писал(а):Я имел в виду шаблон для проекта на VHDL. Лентяй я... не привык все библиотеки вручную прописывать, всякие там слова обозначающие перечисление портов, начало тела программы и пр.

Надо было верилог выбирать - там писанины в разы меньше. Для лентяев самое то.

И второй плюс - очень похож на Си. Тому кто владеет Си выучить верилог - задача на пару часов. VHDL мне не дался, уж слишком дикий синтаксис и ни на что не похож.

Ну С я не знаю, как то случая не было... а с VHDL так судьба сложилась... Но и тут опять таки дело привычки... многие например считают что оба языка лишь дополняют друг друга и кто один освоил тому другой уже на халяву достанется... но я правда за это говорить не стану, верилог не знаю и даже не начинал его учить... хотя несколько книг по нему и валяется...

Оттачивай один язык. Второй потом разберешь.
Плюсом VHDL считаю более "схемное" представление нежели у верилога

По мне так верилог к железу намного ближе. :shock:

Хочу получить 8-ми разрядный регистр. Так и пишу

Код:: reg [7:0] myreg = 0;

На VHDL начинаются какие то вектора. Мне вектора не нужны, нужен регистр :))

Вместо всего нагромождения VHDL у верилога в синтезируемом подмножестве всего два типа по сути - reg и wire. Все. В железе тоже будут только два этих типа, даже если их в VHDL векторами описывать. Верилог таки проще. Есть и накрученный вариант - System Verilog. Но и обычный неплохо справляется. Решить задачу можно и на верилоге и на VHDL, но на верилоге почти всегда букв потребуется меньше. Иногда раза в три. :music:

Да, и главный плюс верилога - Icarus. Мне для выбора бы его одного хватило.

Под VHDL ничего подобного не встречал. Отлаживаться в моделсиме пипец как неудобно, но для VHDL придется.

Вот руки недавно дошли всё ж до интеграции моделсима с квартусом.... ну это полный ППЦ.... я даже объяснять не стану почему :facepalm:

Надо один раз потратить 5 минут и дальше все по одной кнопке работает. Сложного там ничего нет. Подразумевается что моделсим - альтера едишн, для других квартус и не обязан предоставлять удобный способ связывания. Все же моделсим - сторонняя программа. Для альтеровской версии все просто и удобно. Неудобен уже сам моделсим, :))

ну так это к его авторам претензии.

Quartus и Modelsim

Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim

Re: Quartus и Modelsim