Вс июн 03, 2012 21:26:51
Вс июн 03, 2012 22:22:47
Вс июн 03, 2012 22:39:38
одним словом квартус сделан как то через я извиняюсь ж...пу
Вс июн 03, 2012 23:02:03
Вс июн 03, 2012 23:10:31
Meteor писал(а):Я вот точно так же думаю об ISE, потому как после прозрачного (для меня квартуса) это не среда - от отсредье какое-то.
Полазив по бескрайним просторам тырнета сделал вывод, что этот способ наиболее распространён... но как то мне это прям... прям не так... токо что ещё один мануал скачал, QuickStart так там буржуины предлагают такой же способ... вот ведь ёмаё... Спасибо за ответы, я всё же ещё чё нибудь поковырять попробую... если что может сюда прям и спишемсяMeteor писал(а):Я пытался подгрузить моделсим. Но то ли руки у меня кривые, то ли я не такой лентяй, в общем я делаю проект в квартусе. (пишу на VHDL) После синтеза делаю тестбенч и копирую в папку для отладки моделсимом. Открываю Моделсим и загружаю проект.
coredumped писал(а):Добро пожаловать в наш клуб
Советую почитать на electronix.ru Сам я забил и отлаживаю сразу в "железе" - просто нет времени с модельсимом разбираться.
Вс июн 03, 2012 23:18:55
kison писал(а):Как раз квартус с моделсимом дружит. А вот ксалинсы ЕМНИП отказались от моделсима и что то свое изобретают.
Пн июн 04, 2012 01:15:10
Грендайзер писал(а):kison писал(а):Как раз квартус с моделсимом дружит. А вот ксалинсы ЕМНИП отказались от моделсима и что то свое изобретают.
Я и не спорю что дружат... причём так дружат огого... аж заколебёшься(чтоб без выражений). Я в ISE одну кнопочку нажал и всё пучком, а тут вон любовь какая, пока въедешь сон потеряешь)))
Пн июн 04, 2012 11:58:54
Пн июн 04, 2012 13:09:03
Пн июн 04, 2012 13:58:09
Грендайзер писал(а):Просто вчера да и сейчас пока руки не дошли прочесть всё... на первый взгляд показалось что настроек больше...
Грендайзер писал(а):кстати о рыбах, в айсе при создании текстового файла его шаблон создавался автоматически, а в квартусе такое можно сделать, или все на этапе создания проекта подгружают готовый файлик шаблона?
Пн июн 04, 2012 15:07:23
kison писал(а):Теперь для айса так - они от моделсима отказались и видимо бесплатного под ксалинс больше не будет.
kison писал(а):Готовый то откуда? Там порты топ модуля должны быть прописаны. processing->start->start testbench template writer. Только этот шаблон надо потом вручную найти. Он в каталог simulation/modelsim кладется. И расширение для тестбенча на верилоге нестандартное - vt. В общем имя_проекта.vt - так называется "рыба". Для VHDL наверно другое расширение будет. Я не пробовал. Проект на VHDL или верилоге? Для верилога лучше не в моделсиме, а в том же икарусе отладиться. Куда удобнее. Для VHDL увы - только моделсим.
Пн июн 04, 2012 15:12:10
Meteor писал(а):Делаю тестбенч без всяких морепродуктов рыб.
После написания кода, открываю новый файл. Копирую в него 2 раза подряд текст из основного файла.
В первой (верхней) части к имени проекта добавляю _test и удаляю входные сигналы.
От Architecture до объявления в "нижней копии" имени проекта все удаляю.
Заменяю Entity на component и описываю сигналы, добавляю PORT MAP и процессы.
Полученный файл сохраняю. (галочку "добавить в проект" убираю)
Все остальные корректировки - в моделсиме.
Пн июн 04, 2012 15:52:01
Грендайзер писал(а):Я имел в виду шаблон для проекта на VHDL. Лентяй я... не привык все библиотеки вручную прописывать, всякие там слова обозначающие перечисление портов, начало тела программы и пр., т.е. я имел в виду следующее..
Пн июн 04, 2012 16:51:17
Meteor писал(а):Ну специально для того чтобы не сильно ленились в квартусе есть "подсказчик"
Пн июн 04, 2012 17:35:40
Грендайзер писал(а):Я имел в виду шаблон для проекта на VHDL. Лентяй я... не привык все библиотеки вручную прописывать, всякие там слова обозначающие перечисление портов, начало тела программы и пр.
Пн июн 04, 2012 18:51:34
Пн июн 04, 2012 19:08:54
Пн июн 04, 2012 19:29:47
reg [7:0] myreg = 0;
Вт июн 05, 2012 00:06:27
Вт июн 05, 2012 02:25:47