какой сигнал разрешения записи у FIFO ?
я на WR подаю сигнал на запись, у меня это сигнал такта одновременно с тактом АЦП (enc) с частотой 50 мгц
а вот как завести внешний сигнал на разрешение записи ?
на
XI ? (это вход построения цепочек) или еще как то ? - хотелось бы обойтись без элемента И-НЕ в цепочке такта на сигнале WR
смотрю
статью параграф
Наращивание разрядности и информационной емкости FIFO, про
Наращивание информационной емкости - там используются сигналы XI\XO.
в моей задаче я смогу управлять записью подавая на XI низкий уровень для разрешения записи и высокий для запрета ?
FIFO например такая -
CY7C421