Форум РадиоКот

значит мне тоже придеться сделать так чтоб сон вызывался из основной
проги

к примеру в спящий режим тинька уходит в преривании
также и пробуждаеться в нем
соответственно возникает ряд вопросов
допустим в основном коде возникает преривание в котором тинька ушла в сон
затем это же преривание вызываеться вновь но уже как выход из сна
меня интересует вопрос куда вернется ...

кто знает по поводу потребления тини 25 в режиме физического сброса
отличаеться ли оно от потребления в мах економном спящем режиме

вопрос по верилогу
к примеру такой код
module signet_notsignet12(IN,OUT);

input [11:0] IN;
output reg [11:0] OUT;


always @(IN[11]) begin

if (IN[11]) begin
OUT[10:0] = IN[10:0];
OUT[11] = 0;
end

else begin
OUT = 12 ...

собрал я таки этот фильтр методом научного тыка
как всегда это самый простой метод хоть и долгий
разширять разрядность нужно так как каждый блок дает усиление
которое зависит от коф фильтрации
так вот если сигнал будет усилен настолько что выйдет за пределы разрядности то он естественно будет ...

разрядность разширять не хотелось бы потому что это сьест прилично логики
все равно потом придеться урезать до исходного
вся проблема в том что какой режим считать правильным
если режим с переполнением то тогда какой фиг увеличивать разрядность ведь оно все равно произойдет
второй вариант не ...

фокус в том что если разширить разрядность то в принципе можно добиться того что переполнения в интеграторе не будет вовсе
так как сигнал ведь полярный и отрицательные значения будут компенсировать положительные
переполнение наступит только если постоянку подавать

вот тут есть интересный момент рисунок 21 http://www.dsplib.ru/content/cic/cic.html
из него следует что многокаскадный фильтр можно собрать из однокаскадных и он будет стабильние
вопрос в другом что предпологаеться под термином "округление"
так как вся система работает в знаковом ...

вот походу тут и есть проблема
Warning (10631): VHDL Process Statement warning at CIC_Last_edition.vhd(137): inferring latch(es) for signal or variable "czi", which holds its previous value in one or more paths through the process

http://electronix.ru/forum/index.php ...

перепроверил уже все что можно
если убрать код фильтра и вставить примитивный все нормально компилиться
----------
-- Company:
-- Engineer:
--
-- Create Date: 15:33:57 01/26/2012
-- Design Name:
-- Module Name: CIC_Last_edition - Behavioral
-- Project Name&#58 ...

все равно не могу понять в чем дело
оптимизатор стоит в среднем положении normal
и настройки его я никогда не трогал
кроме того ведь другие блоки компиляться нормально

1.jpg
вот результат
Warning (275008): Primitive "DFF" of instance "inst1" not used
Warning (275008): Primitive "NOT" of instance "inst2" not used
Warning (275008): Primitive "WIRE" of instance "inst7" not used
Warning (12125): Using design file signet_notsignet12.v, which is ...

я не смог твой файл скомпилить
почему-то при компиляции он занимает 0 логики хотя компиляция приходит
если чесно я не знаю толком ни верилога ни vhdl а так же в чем между ними разница
в основном я все рисовал в схематике
но признаю что больших схем это не очень удобно так как в проекте получаеться ...

перезалил без сжатия квартусом
http://2u.rusfolder.net/files/35050429

вот что получилось
вроде компиляция успешна но на выходе проект занимает 0 логики
самое интересное что нет никаких critical warning


сжато 12 квартусом возможно маладшие версии и не откроют

вход R это величина децимации ?
то есть чем он больше тем сильнее грубо говоря фильтрация

у меня альтера а не xilinx
поетому твой пример вряд ли заработает
вот еслиб он в графическом виде был
квартус кстати умеет показывать в графическом виде VHDL код но после того как он его скомпилит

спасибо за ответ
если не лень будет попробуй написать статью по данной теме
типа такой http://bsvi.ru/cordic-dlya-chajnikov/
мне реально помогла несмотря на то что она на англиском

спасибо, всё получилось

а можно пример того что получилось