Ммм... мне пока сложно переводить английский текст, тем более технический, но если я прально понял, то тут говорится о том, что если в интеграторе и наступит ошибка, то в секции гребёнки, она исправится, если применит там при вычитании дополнительный код, так? Но тогда выходит, что разрядность регистров роли не играет (лишь бы она была не меньше длинны слова), а в ряде статеик буржуинских, я прочитал, что разрядность надо делать побольше, даже формула есть... И вот эта строка интересная:
...filter is (NR)M individual integrators can experience overflow.
Если правильно понял, здесь говорится что могут переполнится отдельные интеграторы... но интересно, если у меня 1 переполнился, он из запоя не выйдет уже, а остальные такт за тактом уйдут за ним... Вообщем чёт мутновато всёрано.... на уровне интуиции понимание всёравно не приходит
Хочу реализовать CIC фильтр на ПЛИС. Его вход, как известно, состоит из цепочки каскадно включённых интеграторов, которые охвачены положительной обратной связью, что рано или поздно вызовет их переполнение. Всязи с чем вопрос: В РЯДЕ ИСТОЧНИКОВ НАПИСАНО, ЧТО ПЕРЕПОЛНЕНИЯ НЕ НАСТУПИТ, ЕСЛИ РАЗРЯДНОСТЬ РЕГИСТРОВ ВЫБРАТЬ ДОСТАТОЧНО БОЛЬШОЙ, НО Я НЕ МОГУ ЭТОГО ПОНЯТЬ, ВЕДЬ СКОЛЬКОБ Я ТУДА РАЗРЯДОВ НЕ ПИХАЛ, СУММАТОРЫ СУММИРУЮТ И РАНО ИЛИ ПОЗДНО ЭТО ПРИВЕДЁТ К ТОМУ, ЧТО РАЗРЯДНОЙ СЕТКИ НЕ ХВАТИТ 
. Кто нибудь, может сказать что нибудь конкретное по этому вопросу, был бы очень признателен. На рисунке показаны 2 интегратора, состоящие из сумматоров и триггеров, выполняющих задержку отсчёта на 1 такт.
Так что о том что там конкретно в коде написано и как он работает я бы мог написать но вот о теории работы данных фильтров к сожалению не ко мне... я ж ведь VHDL-ем фактически просто структурную схему этого фильтра описал это не сложно, сумматоры, щётчик, и опять сумматоры (только со знаком минус) 