Все про "Altium Designer"

[рокки1945]

как без схемы обойтись - если нужна только плата?

[musa56]

[uquote="рокки1945",url="/forum/viewtopic.php?p=3680573#p3680573"]как без схемы обойтись - если нужна только плата?[/uquote]
Ну и не проблема. Рисуете все линиями и потом Design\Netlist\Configure Pysical Nets

[aeze]

подскажите где в 19-ом альтиуме в редакторе корпусов вспомогательные направляющие горизонтальные/вертикальные/45 градусов?
раньше были во вкладке "размещение"..

[Белк]

На панели Properties в самом низу будет Guide Manager, вот это оно и есть. При этом не должен быть выделен никакой примитив, иначе в этой панели будут свойства этого примитива.

[crackintosh]

Нарисовал схему, элементов 200-250 в AD19.1
Программа начала жутко тормозить, даже при простом перемещении обьектов.
RAM 16G. Win7/64 проц i7.

Как можно решить с тормозами, мне еще 30% схемы дорисовать, но работать уже невозможно.

[Psych]

У вас вся схема на одной схеме??

[crackintosh]

да

[Entomo]

Доброго времени суток

Я пытаюсь в Altium Designer промоделировать на VHDL или Verilog логические элементы. Подключил внешний симулятор ModelSim, а он ругается, что не видит библиотеку Generic. Ну в общем все на прикрепленных к моему сообщению скриншотах. Что делать ?

[Evg_45]

Здравствуйте. (повторное сообщение) Как и можно ли использовать обычный текстовый ALT-файл связей и компонентов готовых многолистовых (всё на одной плате) электрических схем Пикада, Оркада, Компаса и других ПО в печатные платы Альтиума, так как рисовать эти электрические схемы по новому в Альтиуме, это очень сложно. Если нет, то не пора ли разработать программу-утилиту для реализации этой цели. Спасибо.

[ShokoD]

А что это за белые тонкие линии - перекрестия и как бы их убрать?

[crackintosh]

ORIGIN элемента.

[ShokoD]

[uquote="crackintosh",url="/forum/viewtopic.php?p=3732565#p3732565"]ORIGIN элемента.[/uquote]
А убрать эти линии как-то можно?

[Altium]

Зачем убрать их, ето ORIGIN элемента. А как вообще без него?

[Transistor]

Нужна помощь.
Проблема возникает на многоканальной схеме. Все выполняю как надо. Но не генерируется взаимосвязь на плате между контроллером и каналами в чем может быть проблема.

Пример.
http://bit.ly/2REMvXv

[Белк]

У вас при компиляции куча ошибок и предупреждений вываливается. Дабы не было проблем нужно перед переносом на плату разобраться с ошибками на схеме.
Во первых альтиуму не нравятся пробелы в названиях цепей, иногда прокатывает, но не в команде REPEAT, замените IN A на IN_A например.
В схеме Sheet3 в имени порта уберите REPEAT(), он должен быть только в блоке на листе Sheet2.
При создании массива командой REPEAT у вас объединяются порты с типом Output (GND IN, Common IN), Альтиум считает это ошибкой, замените на тип Unspecified или Input.
В свойствах вывода 3 оптопары замените Open Emitter на Power или Passive.
Вообще Альтиум подчёркивает ошибки красной волнистой линией, при наведении курсора появляется подсказка с описанием ошибки.

[Transistor]

[uquote="Белк",url="/forum/viewtopic.php?p=3779276#p3779276"]Во первых альтиуму не нравятся пробелы в названиях цепей, иногда прокатывает, но не в команде REPEAT, замените IN A на IN_A например.[/uquote]
Благодарю за помощь. Помогла замена пробелов в схеме. Изменение типов выводов не влияет.
REPEAT() по имени порта дал сам алтиум при соединены схем через меню.

[servmv]

Доброго всем дня, может кто знает где взять или может где в штатных найти разьемы DB9, 15, 25

[musa56]

[uquote="servmv",url="/forum/viewtopic.php?p=3787358#p3787358"]может кто знает где взять[/uquote]

Они есть в штатной поставке в библиотеке Miscellaneous Connectors.IntLib. Путь смотрите в настройках

[Aleksandr_zak]

Добрый день!

Подскажите мне необходимо сделать панелизацию МПП для этого я в разделе PLACE выбираю (Embedded board array/panelize) есть несколько вопросов:

1) Плата многослойная в ней есть сигнальные слои и плановые, стек я делаю в панелизации точно такой же, как и в оригинале платы, так вот не отображаются ВНУТРЕННИЕ сигнальные слои, так и должно быть? (на самом деле они имеются?)

2) Нужно ли в плановых слоях заного прицеплять цепи или они сами связаны с первоначальным оригиналом платы?

там есть такая фраза child and parent PCB design layer stacks are compatible ( как раз про то, что стеки совместимы друг с другом) просто странно, что они не привязаны и не отображаются на самой панели это и вводит в сомнение...

[Gograman]

Народ нужна помощь. Бьюсь уже почти неделю с проблемой и не знаю даже в какую сторону копать.

Вообщем начал осваивать Altium Designer. Создал в Altium Designer схему, создал плату с компонентами, развел ее, а потом когда стал просматривать модель печатной платы в 3D виде обнаружил следующее две проблемы.

1: Слои печатной платы расположены следующим образом: нижний слой шелкографии, нижний слой маски, нижний слой меди, диэлектрик, верхний слой маски, верхний слой шелкографии и на самом верху верхний слой меди. Т.е. под верхним слоем меди находиться все остальные слои что не корректно! И это только в 3D виде. И как это восстановить так что бы было правильно я не знаю. Всю голову переломал. Все это я показал на рисунке "1-error.jpg" во вложении, там хорошо видно что маска и шелкография под медью. Может быть на самом деле все и правильно и не правильно только при отображении печатной платы в 3D или где то какую либо галочку случайно поставил? Вообщем как это исправить я не знаю, хотя при просмотре слоев в "Lauer Stack Manager" все слои идут друг за дружкой в правильном порядке!

2: Вторая проблема заключается в том что между диэлектриком и нижнем слоем меди, маски, шелкографии пустое пространство. Файл картинки "2-error.jpg" во вложении к сообщению. Помню что в "Lauer Stack Manager" я увеличивал толщину диэлектрика печатной платы и видимо в 3D просмотре это не корректно отобразилось или нужно каким либо образом сделать так что бы Altium Designer "перерисовал" печатную плату. А вот как это сделать что бы все было корректно я опять таки не знаю.

Народ откликнитесь, если кто знает в чем у меня проблемы!